信号完整性（Signal Integrity）方法 · 检查清单

什么时候进入传输线域

• 当信号上升时间与往返传播延迟可比拟（上升沿 ≤1ns / 频率 ≥500MHz）时，集总模型失效，必须用分布参数传输线理论
• 高速走线特性阻抗 Z0 需稳定，目标 50Ω 单端 / 100Ω 差分 / 90Ω USB，公差 ±10%

阻抗控制手段

• 按叠层算线宽线距（Polar SI9000 等），参考平面连续完整
• 阻抗突变点（过孔、连接器、分支、测试点）是反射源头
• 过孔残桩 stub 控制：BGA 扇出 stub ≤ 板厚 1/3，必要时背钻 back-drill
• 用 TDR 测实际阻抗曲线，采样点避开拐角 ≥3 倍线宽

反射原理

• 反射系数 Γ = (ZL − Z0) / (ZL + Z0)，源/负载阻抗与 Z0 不匹配即产生反射
• 后果：过冲/下冲、台阶/回沟、上升沿变缓、误触发、振铃

端接方案

• 高速时钟、DDR 地址/控制线必加端接；端接电阻靠近驱动端（串联）或接收端（并联）

串扰来源

• 容性耦合（电场）+ 感性耦合（磁场），近端 NEXT 叠加增强、远端 FEXT 部分抵消
• 频率越高、走线越长、间距越小，串扰越严重

隔离手段

• 3W 规则：平行走线间距 ≥3 倍线宽（高速信号 ≥5W）
• 敏感信号走带状线（两侧有参考平面包裹）而非微带线
• 相邻层走线方向正交，避免长距离平行
• 关键信号两侧加地保护线 guard trace（地线两端接地、宽 ≥2W）
• 时钟线与其它信号间距 ≥ 2 倍参考平面高度
• 跨电源分割的走线就近加回流地过孔

叠层设计

• 高速信号层紧邻完整参考平面，四层板用 Signal-GND-PWR-Signal
• 六层板 Signal-GND-Signal-PWR-GND-Signal：Z0 控制精度 ±5%，PDN 阻抗更低
• GND/PWR 平面间距不要过大（>20mil 会推高 PDN 阻抗、加剧 SSN）
• 高速材料：FR-4 10GHz 损耗大，25Gbps 以上考虑 Megtron / HVLP 铜箔

回流路径

• 每条信号线提供紧邻的镜像回流（地/电源平面），宽度 ≥3×线宽
• 严禁跨分割走线后不回补，跨分割必加回流地过孔
• 平面完整：避免大面积分割，模拟/数字地单点汇合
• 参考平面不连续处 = 阻抗突变 + 回流绕行 = SI 灾难

差分信号

• PCIe、USB3.0、以太网、SATA 都用差分：两线并行、紧耦合、等长等距同阻抗
• 对内等长：长度差 <5mil；差分对等长偏差按 UI 控制（25Gbps UI=40ps → 偏差 <0.8mm）
• 差分对间间距 ≥ 3W，避免对间耦合

等长控制（DDR 等总线）

• 组内等长：DQ/DQS/DM 偏差 <±5mil；组间偏差 <±50mil（DDR4 参考）
• 等长走蛇形/圆弧绕线，避免直角（消除 2–3Ω 突变）
• 全程有完整地平面参考，跨分割导致阻抗突变会破坏时序
• 时钟走最短路径，过孔 ≤2 个，过孔周围做接地处理

眼图怎么看

• 眼高反映噪声容限、眼宽反映时序裕量，开口越大越好
• 用 BERT 注入 PRBS 码型 + 示波器模板测试，裕量 ≥0.3 UI
• 眼图是统计结果，定位缺陷要结合 TDR（找阻抗突变）或 S 参数仿真

SI 检查清单（可勾选）