PCB Layout 方法 · 步骤 · 检查清单（十大主题版）

1. 设计输入确认：原理图冻结、结构 DXF/板框、关键器件 datasheet、叠层阻抗要求、EMC/安规等级、成本与层数目标。输入不全不开工。
2. 设计规则设置：线宽/线距、过孔、铜厚、丝印、阻焊、差分与阻抗规则。规则先行，DRC 才有意义。
3. 叠层与阻抗设计：层数、层序、介质厚、铜厚；用 Si9000 算 50/90/100Ω。
4. 结构布局：板框、禁布区、定位孔、接插件/按键/LED/天线位置、限高区。
5. 器件布局：按功能分区 → 固定器件 → 核心 IC → 外围。布局决定 70% 成败。
6. 电源树与平面规划：按电流算线宽/铜皮，规划分割与地平面完整，定去耦位置。
7. 关键信号预布线：BGA 扇出、时钟、差分、RF 50Ω、模拟小信号。DC-DC 主干布局期已锁死。
8. 全面布线：关键信号 → 高速总线 → 一般信号 → 电源铺铜 → 地铜。先信号后电源。
9. 后处理：铺铜缝合、泪滴、丝印位号、Mark 点、工艺边、测试点、阻抗 Coupon。
10. 检查与输出：三阶段检查 → DRC/DFM → Gerber、钻孔、BOM、坐标、装配图、Fab Notes。

推荐叠层结构

阻抗控制要点

• 目标值：单端 50Ω（RF/时钟）；差分 90Ω（USB）；100Ω（Ethernet/HDMI/LVDS/PCIe）
• 用 Si9000/EDA 计算器，输入板厂介质厚 H、Dk、铜厚 T 反算线宽
• 参考平面到信号层介质间距 ≤4mil，耦合更紧
• Fab Notes 注明阻抗值+公差（±10%）+ 要求 TDR 报告；加阻抗 Coupon
• 实测偏差>10% 根因：设计 Dk/厚度与板厂不符、未计电镀铜厚、蚀刻补偿不符

布局四原则

• 按信号流走：输入→处理→输出，减少交叉绕行
• 按功能模块分区：RF / 模拟 / 数字 / 电源 / 接口 各自成区
• 先固定后活动：接插件、按键、LED、天线、螺丝孔先锁，再放 IC、外围
• 干扰源与敏感源隔离：开关电源/电感/时钟远离模拟前端、RF 接收

分区对照表（EMI 视角）

器件级硬规则

• 去耦电容：紧贴电源引脚，先过电容再进引脚；0.1µF 最近、10µF 稍远
• 晶振：紧贴 MCU，下方所有层禁走线，外圈包地+接地过孔
• DC-DC 电感：远离敏感信号、互相垂直摆放，下方不走线
• 发热器件：远离电解电容/传感器，加散热过孔阵列
• 滤波器件：顺序 接口→ESD→滤波→芯片，不可颠倒
• 同向原则：同封装器件朝向一致；贴片间距 ≥0.3mm，距板边 ≥0.5mm

布线优先级

核心布线法则

• 3W平行线中心距 ≥ 3×线宽（≥500MHz 用 5W），减 70%+ 耦合
• 20H电源层边缘比地内缩 20×介质厚（平面完整可 10H）
• 禁直角：统一 45°/圆弧，避免阻抗突变与蚀刻偏差
• 相邻层垂直走线：L1 横、L2 竖，减层间容性耦合
• 回流连续：高速线下方须完整参考平面，严禁跨分割
• 过孔伴地信号换层紧邻放接地过孔（≤2mm）——最常被忽略也最有效
• 差分对：等长（≤5mil）、等距、同层、对称；高速优先走内层夹地之间
• 保护地线须多点接地，间距>2–3×线宽；悬空变天线，适得其反

去耦电容布局

• 位置铁律：紧贴电源引脚，路径 电源→电容→芯片引脚
• 容值由小到大、由近及远：0.1µF（最近）→1µF→10µF（入口）
• 0402 比 0603 寄生参数小约 30%；过孔尽量打焊盘侧
• 每电源引脚至少 1 个 0.1µF，多引脚 IC 按组分布

接地策略

• 优先完整地平面，不轻易分割
• 模数混合：物理分区 + 单点接地（ADC/DAC 下方或电源入口汇合）
• 数字回流不流经模拟区下方；地平面多打缝合过孔
• 机壳地(PGND)与系统地用 1MΩ+1nF/2kV 并联或 0Ω，按 EMC 实测调

天线净空区（Keepout）—— 第一铁律

• 天线辐射体投影区域所有层全部挖空：禁铺铜/禁走线/禁放器件
• 典型净空：约 15–20mm × 5–8mm（以规格书为准）
• 馈点两侧与净空边缘打接地过孔墙，间距约 2mm（≈λ/10）
• 净空区禁放：晶振/DC-DC/电感/USB/金属螺丝/显示屏排线
• 远离：电池、金属外壳、屏蔽罩、LCD、大面积金属件

RF 走线与匹配

• 馈线 50Ω，1.6mm 四层板 L1 参考 L2 常见 12–15 mil
• 短、直、少过孔；换层紧邻打接地过孔
• π 型匹配（串-并-串）靠馈点，预留 0Ω/NC 调试位
• 馈线两侧包地+过孔墙，与其他信号保持 3W 以上
• 净空区地挖空，但馈线参考层必须连续